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一块FPGA芯片的底层硬件有哪些？？ ？ ？
赛灵思FPGA芯片内部架构可以分为5个层级， ，，，，由于现在用的是XC7Z020芯片， ，，，，因此可划分为BEL层、Site层、Tile层、FSR层及Device层。 。。
SLICE_X38Y59/F7BMUX
在学习前可以先相识一下内部的逻辑器件名称SLICE_X38Y59/F7BMUX的意思
1. FPGA的结构基础
FPGA是由大宗的可编程逻辑单位和其他资源组成的。 。。这些逻辑单位被组织成一种二维的阵列结构， ，，，，就像一个棋盘一样。 。。
SLICE是这个“棋盘”中的一个小方格， ，，，，它是FPGA内部实现逻辑功效的基本构建块之一。 。。每个SLICE都有自己奇异的位置标识， ，，，，这就是X和Y坐标的作用。 。。
2. 坐标的意义
X38Y61中的X和Y就像地图上的横坐标和纵坐标。 。。X坐标体现在FPGA芯片的水平偏向上的位置， ，，，，Y坐标体现在笔直偏向上的位置。 。。
例如， ，，，，若是把FPGA芯片想象成一个都会的地图， ，，，，那么每个SLICE就像都会中的一个街区， ，，，，而X38Y61就是这个街区在地图上的详细位置， ，，，，这样工程师就可以准确地找到并使用这个特定的SLICE来构建他们需要的逻辑电路。 。。
3. SLICE的内部资源
每个SLICE内部包括了一些要害的可编程逻辑资源。 。。其中最常见的是查找表（LUT）和寄存器。 。。
查找表可以实现种种逻辑函数。 。。好比说， ，，，，你可以把它想象成一个预先设置好规则的“黑盒子”， ，，，，当输入某些信号时， ，，，，它会凭证内部设置的规则输出响应的效果。 。。
寄存器则用于存储数据和状态信息。 。。它就像一个小的“存储单位”， ，，，，可以在时钟信号的控制下生涯数据， ，，，，并在需要的时间提供这些数据给其他电路部分。 。。
F7AMUX
1. 多路复用器的看法
多路复用器（MUX）是一种在电子电路中非经常见的器件。 。。它的基本作用是从多个输入信号中选择一个信号并输出。 。。
可以把它想象成一个有多个入口和一个出口的“开关盒子”。 。。凭证控制信号的差别， ，，，，它会选择差别的入口信号并从出口输出。 。。
在FPGA中它主要用于在SLICE内部的差别逻辑资源之间举行信号的选择和路由。 。。
BEL
这一层， ，，，，可以明确为FPGA内部的基本逻辑单位， ，，，，是最底层的单位， ，，，，后面所有的层级可以明确为就是这一层举行叠加的。 。。
Bel一样平常分为两类， ，，，，划分为布线类bel和逻辑类bel。 。。
下面翻开Device界面来举行寓目， ，，，，
这个就是整个的界面， ，，，，接下来只需要一直放大就行， ，，，，放大到这个界面后就可以看到逻辑BEL了。 。。
这内里有四种逻辑bel， ，，，，蓝色框的是FF（触发器）， ，，，，红色框的是LUT（查找表）， ，，，，绿色框是复用器， ，，，，白色框可以明确为简朴的DSP资源。 。。
关于bel这一层而言， ，，，，除了逻辑资源外尚有布线资源， ，，，，如图：
它的作用就是用来毗连各个逻辑点。 。。
Site层
关于这一层也有两种， ，，，，一种可以明确为是上述两图中的bel层的集成版， ，，，，如图：
另一种是内部的ram、PLL这些固核组成的， ，，，，如图：
Tile
关于这一层可以明确为就是两个site的组合， ，，，，又称为CLB（可编程逻辑块）。 。。
它的作用就是组成一个四输入， ，，，，CLB越多也代表内部资源更多， ，，，，挪用CLB可以使内部的控制越发精练， ，，，，至于为什么是两个组成（跟架构有关系-设计的点更多这里就不赘述了）。 。。
FSR
可以把他明确为时钟域、这里需要注重的是， ，，，，咱们在原理图或者Package界面中看到的是bank区域并不是时钟区域， ，，，，时钟域!=bank。 。。时钟域如图：
最后就是Device了， ，，，，这个可以明确为一个芯片的资源。 。。
Device
上述为FPGA内部架构， ，，，，那么FPGA由哪些组成呢， ，，，，FPGA一样平常由CLB（可设置逻辑资源）， ，，，，IOB（输入/输出块）， ，，，，可编程互联线， ，，，，block RAM， ，，，，时钟管理单位（PLL， ，，，，MMCM）， ，，，，DSP和IP核等。 。。
1、 CLB
CLB是实现逻辑功效的基本单位， ，，，，一个CLB由2个slice组成， ，，，，slice可以分成以下的两类：SliceM（Memory）和SliceL（Logic）。 。。这两种slice的区别在于它们的LUT差别。 。。
SLICEM（M：Memory）：其内部的LUT可以读也可以写， ，，，，可以实现移位寄存器和64bit的DRAM等存储功效， ，，，，还可以实现基本的查找表逻辑。 。。
SLICEL（L：Logic）：其内部的LUT只可以读， ，，，，只能实现基本的查找表逻辑。 。。
2、IOB（可编程输入输出单位， ，，，，Input/Output Block）
FPGA的IOB是输入/输出块(Input/Output Block)的简称， ，，，，它是FPGA内部实现重大逻辑的要害部分， ，，，，认真处置惩罚输入输出信号。 。。IOB内部包括了一系列的逻辑单位， ，，，，用以完成信号的缓冲、驱动、映射等功效。 。。
在Xilinx的FPGA中， ，，，，IOB内部结构可以简化为以下几个主要部分：
输入缓冲器（Input Buffers）：用于提高信号的鲁棒性和镌汰信号的噪声滋扰。 。。
输出驱动器（Output Drivers）：认真将FPGA内部逻辑单位的信号驱动到IOB外部。 。。
并串转换（Serial-to-Parallel and Parallel-to-Serial Converters）：用于实现信号的串并转换， ，，，，以顺应差别位宽的信号传输。 。。
控制逻辑（Control Logic）：认真处置惩罚IOB的种种设置和功效控制信号。 。。
3、时钟管理单位
区域(Region)：每个FPGA器件被分为多个区域， ，，，，差别的型号的器件区域数目差别。 。。FPGA时钟资源主要有三大类:时钟管理单位、时钟IO、时钟布线资源。 。。
时钟管理模�？ ？ ？椋�差别厂家及型号的FPGA中的时钟管理资源会有一些差别， ，，，，主要功效是对时钟的频率、占空比、相位等功效的管理。 。。例如:PLL， ，，，，DLL， ，，，，DCM， ，，，，MMCM（混淆模式时钟管理器）等。 。。
时钟IO， ，，，，FPGA的时钟IO漫衍在差别的区域。 。。像xilinx的时钟IO分为MRCC(全局时钟pin)和SRCC(局部时钟pin)。 。。
Clock Routing Source:时钟布线资源含有时钟线以实时钟缓冲器， ，，，，数目上会比前两者多;含全局时钟网络(GCLK)和局部时钟网络(RCLK)的时钟线及缓冲(BUFG， ，，，，BUFR等)。 。。
详情咨询：李先生：18008385791
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